运用Verilog HDL语言编写16进制分频器，适当调整参数，都可实现偶数分频

VHDL分频器_占空比50％_将FPGA板上的50Mhz的信号分频为1hz时钟信号

51单片机STC89C52RC开发板例程之分频器（计数器实现）程序源代码。 1、单片机型号：STC89C52RC。 2、开发环境：KEIL。 3、编程语言：C语言。 4、提供配套PDF格式51单片机STC89C52RC开发板电路原理图。 5、功能： 本例程为简易分频器(用计数器采集外部脉冲)。 实验前，请用排线（杜邦线）将学习板的P1^0管脚与P3^5(T1) 管脚相连。因为P1^0用来模拟外界波形输入，它提供周期为100ms的方波， 与T1管脚相连后，T1可对其进行周期计数。 程序中的变量TL1决定着分频系数，其值乘以2即为分频系数。 改变其值可以得到相应的分频输出波形（方波）。 P1^1为输出管脚，将其连接示波器可以看到分频后的波形。

主要介绍各种分频的设计（奇数、偶数、小数等各种分频源代码，而且还可以调节占空比。）

用74LS74构成一个4分频器，即输出信号的频率为输入信号频率的四分之一，该文件为Multisim14仿真文件，测试可用

用Verilog实现分频器设计，主要包括偶分频（占空比50%），奇分频（占空比50%），以及半整数分频（比如2.5分频、3.5分频等，占空比不可能为50%，只能接近50%）。 半整数分频采用简单有效的算法，可以实现2.5倍分频以上的所有半整数分频。 提供了设计源代码、测试仿真代码。

集成电路作业，Verilog设计3-8译码器、8位全加器、四分之一分频器（时钟周期clk=50ns），内含相对应的测试代码。

本文介绍了一种基于FPGA的多数值分频器的设计，该分频器可以实现占空比及分频系数可调，其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的CycloneII系列EP2C5Q208C型FPGA芯片中实现后的仿真结果和测试结果，这些结果表明设计的正确性和可行性。分频器采用VHDL语言编程实现，用户可以自行设置分频器功能，这种分频器设计具有很强的实用性和可移值性。

“数字电路与系统设计实验A”实验报告(四)——用VHDL设计分频器,移位寄存器,状态机

给出基于0.13μm CMOS工艺、采用单时钟动态负载锁存器设计的四分频器。该四分频器由两级二分频器级联而成，级间采用缓冲电路实现隔离和电平匹配。后仿真结果表明其最高工作频率达37GHz，分频范围为27GHz。当电源电压为1.2V、工作频率为37GHz时，其功耗小于30mW，芯片面积为0.33×0.28 mm2 。