基于verilog的8位CPU，内含modelsim和quartus工程文件，经过RTL验证，还有三个汇编测试程序，适用于verilog新手练习

Verilog AXI组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 AXI4和AXI4精简总线组件的集合。 大多数组件的接口宽度均可完全参数化。 包括利用完整cocotb测试平台。 文献资料 axi_adapter模块 具有可设置参数的数据和地址接口宽度的AXI宽度适配器模块。 支持INCR突发类型和窄突发。 包装axi_adapter_rd和axi_adapter_wr。 axi_adapter_rd模块 具有可设置参数的数据和地址接口宽度的AXI宽度适配器模块。 支持INCR突发类型和窄突发。 axi_adapter_wr模块 具有可设置参数的数据和地址接口宽度的AXI宽度适配器模块。 支持INCR突发类型和窄突发。 axi_axil_adapter模块 具有可设置参数的数据和地址接口宽度的AXI至AXI lite转换器和宽度适配器模块。 支持IN

UART模块 代码及文档 verilog语言实现收发模块 还有测试代码

ADPCM在FPGA上的实现,基于FPGA音视频开发板，音质尚可，代码注释详细、内附说明文档，44.1K音频压缩与解压

Verilog inout 双向口使用和仿真

SystemVerilog路科验证V2是一个SystemVerilog的听课学习笔记，包括讲义截取、知识点记录、注意事项等细节的标注，可快速获取自已需要的知识，喜欢的平台可下载试试！ 介绍设计描述和验证语言SystemVerilog的基本语法及其在验证上的应用，内容包含数据类型、过程块和方法、设计例化和连接、验证结构等。 可供具有一定Verilog编程基础的电路工程技术人员使用，也可作为高等院校电子类、自动化类、计算机类的学生参考教程。 介绍 SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。

基于F407和Altera芯片控制，fpga控制AD9914、HMC704、DAC芯片等，可以点频、跳频、扫频、输出电压等。

IIC接口的Verilog实现及仿真，通过对虚拟eeprom进行读写实验，可以正确进行读写。内涵eeprom、IIC及IIC控制的verilog代码

spi简单仿真，vivado工程，包含rtl文件和tb文件。SPI 接口是 Motorola 首先提出的全双工三线同步串行外围接口，采用主从模式（MasterSlave）架构；支持多 slave 模式应用，一般仅支持单 Master。时钟由 Master 控制，在时钟移位脉冲下，数据按位传输，高位在前，低位在后 （MSBfirst）；SPI 接口有 2 根单向数据线，为全双工通信，由于在传输数据的同时也传输了时钟信号，所以是同步传输协议，目前应用中的数据速率可达几 Mbps 的水平。 ———————————————— 版权声明：本文为CSDN博主「初雪白了头」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。 原文链接：https://blog.csdn.net/qq_45776815/article/details/128927169

SD_RAM_VIDEO 特征： DVI输出分辨率为960x540，每像素8位（调色板模式）。 简单的SDRAM控制器，具有用于视频的Reading Burst端口和用于CPU的Read / Write慢速端口。 SD卡读卡器非常简单，可以在启动时加载SDRAM。