来自网络研讨会“通过连接到 MATLAB 改进 RTL 验证”的演示设计和文件，其中显示： * SystemVerilog DPI 组件从 MATLAB 生成，用于激励和检查功能* 将生成的组件集成到 SystemVerilog UVM 测试环境中* 将手写的 Verilog 导入 HDL Verifier 协同仿真* 通过使用 Mentor Graphics Questa 对 Simulink 进行协同仿真来调试测试平台 此下载包括来自网络研讨会的幻灯片，以及交错的演示说明。 幻灯片还介绍了高级客户如何在模型级别执行验证和验证以将验证转移到工作流程的早期。

基于Verilog_HDL的高效状态机设计，描述了有限状态机设计的几种设计方法，分析了影响状态机设计时延、速度和电路综合面积问题，提出了一种高效状态机设计方法

很适合初学者使用，是学习Verilog HDL很好教程.

基于Verilog_HDL的UART串行通讯模块设计及仿真串行接口是连接FPGA和PC机的一种简单方式。这个项目向大家展示了如果使用FPGA来创建RS-232收发器。

运用Verilog HDL语言编写16进制分频器，适当调整参数，都可实现偶数分频

VEEK-SOC-II实验开发系统提供了以 Intel System-on-Chip (SoC) FPGA 建立的强大的硬件设计平台，结合了最新的嵌入式双核 Cortex-A9 和业界领先的可编程逻辑，无缝接合诸如高速 DDR 内存、ADC 功能、以太网络等功能硬件，以满足终极设计的灵活性，使用者可以彻底的利用这个兼具高性能和低功率处理系统的可重构性的强大平台。

verilog HDL 实验报告团 里面是前四个实验的实验报告。最新的哦。

Verilog HDL教程，是初学者的好教材

台湾清华Verilog HDL教程，硬件描述语言介绍 Verilog，是初级入门的教材，提供的是网页版的，里面有一个index.html。

北大微电子学系 于敦山老师的verilog课件《数字集成电路设计入门--从HDL到版图》，详细讲解了HDL语言以及版图设计。