本实例使用了一个PLL的硬核IP模块。关于PLL，这里简单的做些基础扫盲。PLL(Phase Locked Loop)，即锁相回路或锁相环。PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

仿真还是在Altera 最新的开发套件Quartus II 15.0中进行。首先创建工程，我将工程命名为DDR2_SIM，器件选择我比较熟悉的EP4CE10F17C8，仿真工具选择modelsim – altera ，语言为Verilog。

适用于初次使用fft ip核的小白，图文并茂，附带验证数据流是否正确的代码。 仿真软件，采样频率，数据格式详细介绍。

此IP核无需HDMI接口驱动芯片即可实现，视频信号的HDMI传输。 注：该IP核基于XILINX Vivado开发环境。

将 Xilinx BMG IP 核配置成一个真双端口的 RAM 并对其进行读写操作。 在PS端通过串口输入数据给BRAM，写操作完成后再把数据读回，在串口打印出来。在PL端把RAM中的数据读出，将其输送给其他模块进行功能选择配置。

国产FPGA公司安路科技FPGA开发工具中自带有SDIO ip核，该资源对该IP核的功能进行了测试，并可以利用TD软件自带的在线调试工具进行验证。资源中附带了安路sdio ip核的介绍，方便大家查看，该源码使用的是TD5.6版本，直接可以上板使用。开发板来自米联客，博主为了测试安路科技的sdio ip核性能，因此购买了米联客的开发板，并对该ip核进行了测试，能够进行SDIO模式下的SD卡读写。

IP核芯志 数字逻辑设计思想，值得学习的FPGA资料。很好的一本书

该资料是vivado的实验指导书，基础教程。讲述了如何一步一步进行vivado开发。

opencores 的SPI控制器IP核，有Verilog和VHDL两种语言的版本，带PDF说明文档，使用方便

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码： 1、对外接口打包成了FIFO，对DDR的操作时序大大简化； 2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型； 3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。