OPUS IP核 这是 VHDL 中 IETF RFC 6716 Opus 音频编解码器的 ip 核心实现。 执照 版权所有 Gokul Das B 2015 此 HDL 和相关的源代码（文档）描述了开放硬件，并根据 CERN OHL v. 1.2 获得许可。 您可以根据 CERN OHL v.1.2 的条款重新分发和修改本文档。 （ ）。 本文档的分发没有任何明示或暗示的保证，包括适销性、令人满意的质量和特定用途的适用性。 有关适用条件，请参阅 CERN OHL v.1.2。

Xilinx系列FPGA芯片IP核详解 [刘东华编著].part2

下载过nios ii的ip核，但是总是不能正确的读出多个数据，经过仔细查看与修改，终于能够正确使用，所以上传与大家分享

此工程基于XC7A100T(Artix7)工程，软件版本ISE14.7，仿真工具是modelsim_SE 10.4c，整个工程自己所写，不明白的可以去我的博客去看。

2简介33 使用 4

0 引 言 　　数字信号处理领域中FFT算法有着广泛的应用。目前现有的文献大多致力于研究利用FFT算法做有关信号处理、参数估计、F+FT蝶形运算单元与地址单元设计、不同算法的FFT实现以及FFT模型优化等方面。而FPGA厂商Altera公司和Xilinx公司都研制了FFT IP核，性能非常优越。在FFT的硬件实现中，需要考虑的不仅仅是算法运算量，更重要的是算法的复杂性、规整性和模块化，而有关利用FFT IP核实现FFT算法却涉及不多。这里从Altera IP核出发，建立了基4算法的512点FFT工程，对不同参数设置造成的误差问题进行分析，并在EP2C70F896C8器件上进行基于Quartu

用ip核实现fft verilog语言 quartus。

包含全部vivado工程文件和verilog代码 1.逻辑使用200MHz时钟做参考，做一个DDS数字频率合成器产生1MHz、10MHz和50MHz的正弦波，然后相加得到一个三音正弦波形。\\ 2.然后用MATLAB设计一个带通FIR滤波器，16bit量化，导出抽头文件，在FPGA上实现，对前面的三音信号进行带通滤波，滤掉1MHz和50MHz频率，得到一个10MHz的正弦波。\\ 3.编写TestBench对工程进行仿真，并在米联客7035开发板上综合运行，使用内置逻辑分析仪观察信号波形。

在ISE14.6开发环境中，调用Xilinx的Cordic IP核实现arctan算法。

自己总结的Altera_LVDS的IP核的设计及仿真分析，非常使用，已在实际工程中应用到