为有效挖掘瓦斯涌出量监测数据隐含特征,预防瓦斯动力灾害,基于希尔伯特-黄变换(HHT)方法、布谷鸟搜索算法(CS)和极限学习机(ELM)基本理论,构建了瓦斯涌出量的HHT-CSELM动态预测模型。通过EMD将样本序列分解成多个不同频率的本征模态函数(IMF)分量;利用Hilbert变换获取各分量的瞬时频率,并据此将IMF分量划分成较高频和低频,采用不同的预测模型进行预测,经叠加各预测值得到最终预测结果。以汾西矿业集团某矿瓦斯涌出量监测数据为例进行仿真实验,结果表明:HHT方法能有效降低数据复杂度,其最小相对误差为0.144%,最大相对误差为0.388%,平均相对误差为0.281%,具有较高的预测精度和泛化能力;更好地适用于非平稳时间序列预测。

内存时序 　　一种参数，一般存储在内存条的SPD上。2-2-2-8 4个数字的含义依次为：CAS Latency（简称CL值）内存CAS延迟时间，他是内存的重要参数之一，某些牌子的内存会把CL值印在内存条的标签上。RAS－to－CAS Delay（tRCD），内存行地址传输到列地址的延迟时间。Row－precharge Delay（tRP），内存行地址选通脉冲预充电时间。Row－active Delay（tRAS），内存行地址选通延迟。这是玩家最关注的4项时序调节，在大部分主板的BIOS中可以设定，内存模组厂商也有计划的推出了低于JEDEC认证标准的低延迟型超频内存模组，在同样频率设定下，最低“2-2-2-5”这种序列时序的内存模组确实能够带来比“3-4-4-8”更高的内存性能，幅度在3至5个百分点

基于VMD-Attention-LSTM的时间序列预测模型（代码仅使用了一个较小数据集的训练及预测，内含使用使用逻辑，适合初学者观看，模型结构是可行的，有能力的请尝试使用更大的数据集训练）

1．时钟输入采用实验箱的1Hz信号（在电源开关下面），分别测试两片74x161的逻辑功能。由于数码管不能显示A-F，所以用LED灯显示计数器的输出状态。 2．将两片74x161进行级联，实现模256计数器，用LED灯显示计数器的输出状态。 3．用两片74x161分别实现模6和模10计数器，用数码管显示计数器的输出状态。再将两片74x161进行级联，实现模60计数器，用数码管显示计数器的输出状态。 4.拓展题：任选一个设计下列十进制计数器：模24、模28、模29、模30、模31、模100。

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。 （1）always 模块的敏感表为电平敏感信号的电路always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，只是为了满足语法要求。 （

DG储能选址定容模型matlab 程序采用改进粒子群算法，考虑时序性得到分布式和储能的选址定容模型，程序运行可靠

包含有FPGA的基本教程，还包含有主流的两家FPGA厂商的IDE使用教程。 压缩包内包含有五个文件：《FPGA高级时序综合教程》《FPGA那些事儿--TimeQuest静态时序分析REV7.0》《FPGA时序约束方法》《ise教程》《qts_qii5v3》

GitHub图片打不开太慢了

DDR2 SDRAM 操作时序规范，总共47页，主要讲了如何上电初始化，模式寄存器的设置，以及怎样读写操作。

主要讲解DDR2 的一些操作方法，大家可以下载来看看，很不错的