COA MIPS 五级流水线设计实验报告.pdf

本设计在RICSV的基础上用Verilog语言实现了流水线CPU设计，项目中包含了五级流水线各自的源文件和testbench文件。

合肥工业大学cpu课程设计 代码+报告 五级流水线多周期mipscpu

Pipeline-processor：基于Verilog HDL的五级流水线处理器 开发平台 VIVADO 16、xilinx FPGA开发板 设计要求 设计一个 5 级流水线的 MIPS 处理器，采用如下方法解决竞争问题: 采用完全的 forwarding 电路解决数据关联问题。 对于 Load use 类竞争采取阻塞一个周期 + Forwarding 的方法解决。 对于分支指令在 EX 阶段判断（提前判断也可以），在分支发生时刻取消 ID 和 IF 阶段的两条指令。 对于 J 类指令在 ID 阶段判断，并取消 IF 阶段指令。 分支和跳转指令做如下扩充：分支指令（ beq 、 bne 、 blez 、 bgtz 、 bltz) 和跳转指令 (j 、 jal 、 jr 、 jalr) 该处理器支持未定义指令异常和中断的处理 设计定时器外设，可以根据设定周期产生外部中断，通过该定时器触发

五级流水线cpu

mipsCPU 利用verilog硬件描述语言实现mips五级流水线CPU设计，并实现20条基本指令和其他高级指令，

计算机体系结构 五级流水线 模拟器 C# MIPS 计算机体系结构 五级流水线 模拟器 C# MIPS 计算机体系结构 五级流水线 模拟器 C# MIPS

采用一级cache设计对五级流水线CPU进行优化，Cache的工作原理是基于程序访问的局部性。根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。

建议师弟师妹们还是要自己写，完整地理解好CPU设计的思路，不要直接在网上找到就抄。http://blog.csdn.net/c602273091/article/details/35883557 大家可以到师兄博客看一下hazard解决的思路分析。

FMIPS