最全最新AMBA5总线规范数据手册，包括：AMBA 5 CHI Architecture Specification，AMBA Adaptive Traffic Profiles Specification，AMBA AHB/APB/ATB/CXS/DTI/LTI Protocol Specification，AMBA AXI and ACE Protocol Specification,AMBA AXI-Stream Protocol Specification,AMBA Generic Flash Bus Protocol Specification和AMBA Low Power Interface Specification。全部打包，不用到处寻找。

PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数 据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA 的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过 AXI 总 线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。

修改了官方IP核，具体介绍见博客

The AXI4-Stream protocol is used as a standard interface to connect components that wish to exchange data. The interface can be used to connect a single master, that generates data, to a single slave, that receives data. The protocol can also be used when connecting larger numbers of master and slave components. The protocol supports multiple data streams using the same set of shared wires, allowing a generic interconnect to be constructed that can perform upsizing, downsizing and routing operations. The AXI4-Stream interface also supports a wide variety of different stream types. The stream protocol defines the association between Transfers and Packets.

AXI4验证组件库 AXI验证组件库实现了以下验证组件： 掌握爆裂 带有突发的内存响应器 交易响应者-不爆裂 掌握 记忆回应者 交易响应者 发射机 接收者 包括测试台 测试平台位于Git存储库中，因此您可以运行模拟并查看有关如何使用模型的实时示例。 AXI项目结构 AXI4 常见的src 轴4 src 试验台 Axi4Lite src 试验台 AxiStream src 试验台 建筑依赖 在构建此项目之前，必须按顺序构建以下库 有关构建OSVVM库的简单方法，请参见库。 AXI4 /通用/ src 包含由Axi4，Axi4Lite和AxiStream共享的软件包。 Axi4LiteInterfacePkg.vhd 定义Axi4Lite接口记录 Axi4InterfacePkg.vhd 定义Axi4全接口记录 Axi4CommonPkg.vhd 由Axi4，Axi4L

This preface introduces the AMBA 4 AXI4-Stream Protocol Specification. It contains the following sections: • About this book on page ix • Feedback on page xii. About this book This book is for AMBA 4 AXI4-Stream Protocol Specification. Intended audience This book is written for hardware and software engineers who want to become familiar with the Advanced Microcontroller Bus Architecture (AMBA) and engineers who design systems and modules that are compatible with the AMBA 4 AXI4-Stream protocol.

ZYNQ AXI4读写DDR3进行图像存储的乒乓操作

AXI4_Lite_master源码分析 AXI4_Lite_master源码分析 AXI4_Lite_master源码分析 AXI4_Lite_master源码分析

AXI4与AXI3的区别,l例如：AXI4对burst length进行了扩展：AXI3最大burst length是16 beats,而AXI4支持最大到256 beats，但是仅支持INCR burst type超过16 beats，exclusive access也不能超过16beats;。

内容名称：DDR3（AXI4接口）工程代码 工程环境：Xilinx VIVADO 2018.3 内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，设计了外部读写模块 Verilog 代码，并对读写模块进行封装，封装成一个类似 Block RAM / FIFO 的黑盒子，以便在实际使用中直接调用外部接口。本工程将核心参数（比如数据位宽、DDR 突发长度、数据量大小等）设置成 parameter，便于读者根据自身项目需求进行调整。本工程经过 FPGA 上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。 适合人群：FPGA（VIVADO）使用者，掌握 Verilog。 阅读建议：结合主页博客讲解进行阅读。