紫光fpga logos2 pango design 开发工具 黑金 axp100开发板资料 带 ddr 以及高速收发器例子 有双相机采集存储 ddr 后进行hdmi输出叠加显示的工程 包含1多个例子工程 2 ddr与hsst ip 3 ddr使用手册 4 例子工程教程
2023-10-13 09:33:10 2.25MB fpga开发 开发工具
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CMOS 逻辑系统的功耗主要与时钟频率、系统内各栅极的输入电容以及电源电压有关。器 件形体尺寸减小后,电源电压也随之降低,从而在栅极层大大降低功耗。这种低电压器件 拥有更低的功耗和更高的运行速度,允许系统时钟频率升高至千兆赫兹级别。在这些高时 钟频率下,阻抗控制、正确的总线终止和最小交叉耦合,带来高保真度的时钟信号。传统 上,逻辑系统仅对一个时钟沿的数据计时,而双倍数据速率 (DDR) 内存同时对时钟的前沿 和下降沿计时。它使数据通过速度翻了一倍,且系统功耗增加极少。
2023-10-09 09:51:46 114KB 电源
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基于Xilinx (AMD)的Vivado 平台,使用FPGA实现的DDR控制器的工程源码: 1、对外接口打包成了FIFO,对DDR的操作时序大大简化; 2、含例化好了的DDR IP核(接口为native接口),以及示例工程自带的DDR仿真模型; 3、详细的设计源码(含注释),详细的仿真源码、仿真设置和仿真结果; 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。
2023-08-16 20:53:03 37.21MB fpga开发 网络协议 软件/插件
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基于Xilinx (AMD)的Vivado 平台,使用FPGA实现了的MIG IP核配置的工程源码: 1、成功例化并配置好了一个完整的MIG IP核(接口为native接口),及示例工程自带的DDR仿真模型; 2、可以直接对对其进行官方的示例工程仿真; 3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试,测试无误; 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。
2023-08-16 20:22:00 232.31MB fpga开发 网络协议 软件/插件
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DDR SDRAM控制器的设计与实现,王治法,张刚,目前,DDR SDRAM凭着其较低的成本和双倍的数据速率,已经成为存储设备的首选。本文用Xilinx 公司的Virtex 2 FPGA 芯片设计实现了一个DDR 控
2023-07-03 23:43:12 312KB DDR SDRAM
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rk3568_ddr_1056MHz_v1.11.bin
2023-06-21 10:50:43 24KB rk3568_ddr_1056M
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DDR2 DDR3 PCB走线 等长 规则 ,信号完整性
2023-06-19 20:10:08 1002KB DDR2-800 DDR3 PCB
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JESD79-4 2012 9月版本 DDR4 SDRAM STANDARD (From JEDEC Board Ballot JCB-12-40, formulated under the cognizance of the JC-42.3 Subcommittee on DRAM Memories.)
2023-06-10 09:16:46 3.28MB DDR4 DDR SDRAM JESD
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基于zynq_7000设计的PL侧产生数据通过DMA发送至PS的DDR中,再通过串口发送至上位机中。经过验证之后无数据丢失。
2023-04-24 21:43:05 54.99MB fpga zynq_7000
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包括DDR2、DDR3、DDR4、DDR5规范,此外还有测试指导、layout指导,硬件设计指导。
2023-04-12 14:10:04 47.29MB ddr
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