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最全的FPGA俄罗斯方块(包含5个版本的完整工程,Verilog和VHDL,
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o和ISE)
多版本基于FPGA的俄罗斯方块游戏实现,包含5个版本的完整工程,Verilog和VHDL,
Vivad
o和ISE
2019-12-21 20:49:35
18.15MB
FPGA
俄罗斯方块
Verilog
vivad
1
使用
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写的数字时钟,带有蜂鸣器闹钟功能
使用
vivad
写的数字时钟,带有蜂鸣器闹钟功能,计时功能能,用
vivad
o打开以后综合一下就可以用,使用的是nexys n4板子,别的板子请调整管脚
2019-12-21 18:56:41
465KB
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