ALU设计 用Verilog HDL

上传者: u010312201 | 上传时间: 2019-12-21 21:19:03 | 文件大小: 2KB | 文件类型: txt
用Verilog HDL设计一个模块,该模块实现了一个4bit的ALU,可以对两个4bit二进制操作数进行算术运算和逻辑运算   算术运算包括加法与减法   逻辑运算包括与运算、或运算   设计一个模块,利用Verilog HDL模块元件实例化的能力来调用4bit ALU的模块,从而将两个4bit ALU扩展为一个8bit ALU(详见原理框图)   用提供的4bit ALU测试模块对所实现的4 bit ALU进行仿真测试   用提供的8bit ALU测试模块对所实现的8 bit ALU进行仿真测试 对8bit ALU测试模块进行完善,对边界情况进行仿真测试(进位,溢出,结果为负数等)

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评论信息

  • qq_26975777 :
    参考价值很高,但是有一定的缺陷,有些地方说得不太详细
    2015-06-22
  • qq_26975777 :
    参考价值很高,但是有一定的缺陷,有些地方说得不太详细
    2015-06-22
  • sinat_25348029 :
    写的太笼统了!可以做简单参考
    2015-01-15
  • sinat_25348029 :
    写的太笼统了!可以做简单参考
    2015-01-15
  • c00415734 :
    有参考价值但是 不太详细
    2015-01-07
  • c00415734 :
    有参考价值但是 不太详细
    2015-01-07
  • zj_1990 :
    设计的比较粗糙,一般吧,有一定的参考意义
    2013-10-19
  • zj_1990 :
    设计的比较粗糙,一般吧,有一定的参考意义
    2013-10-19

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