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基于
ZYNQ
的HLS 图像算法设计基础
基于
ZYNQ
的HLS 图像算法设计基础
2023-07-04 21:28:14
9.71MB
zynq
HLS
1
基于
zynq
7020的通过VDMA读取ov5640摄像头数据并显示的完整工程
基于
zynq
7020的通过VDMA读取ov5640摄像头数据并显示的完整工程,本工程在正点原子的例程基础上进行了简化和优化,删除了非必要的模块,并添加了大量中文注释,增强了工程的可读性
2023-06-08 21:36:51
69.03MB
zynq
fpga
vdma
ov5640
1
Xilinx
Zynq
-7000嵌入式系统设计与实现
Xilinx
Zynq
-7000嵌入式系统设计与实现:基于ARM Cortex-A9双核处理器和Vivado的设计方法
2023-05-17 23:09:07
106.34MB
zynq
FPGA
1
lwip_dma.rar_DMA 上位机_lwip
zynq
_
zynq
_
zynq
lwip_
zynq
DMA
实现在
zynq
平台上的dma数据传输,并实现lwip发送给上位机
2023-05-09 15:37:23
9KB
dma_上位机
lwip_zynq
zynq
zynq___lwip
PL的数据批量发送至PS端DDR,再通过串口发送至上位机
基于
zynq
_7000设计的PL侧产生数据通过DMA发送至PS的DDR中,再通过串口发送至上位机中。经过验证之后无数据丢失。
2023-04-24 21:43:05
54.99MB
fpga
zynq_7000
1
xilinx axi_uartlite资料
用于
zynq
的嵌入式部分的基于axi的串口
2023-04-12 20:08:24
398KB
zynq
axi的串口
1
AR71948_vivado_2018_3_preliminary_rev1.zip
vivado2018.3关于microblaze程序不能嵌入到bit文件里的补丁,补丁下载解压后,直接复制到vivao相应的安装目录下
2023-04-11 23:38:21
54.35MB
vivado
zynq
microblaze
1
基于
ZYNQ
的卷积神经网络硬件加速器,基于FPGA的卷积神经网络加速器的设计与实现
基于
ZYNQ
实现了软硬协同的硬件加速器系统,实现对于LeNet-5卷积神经网络识别MNIST手写集的加速。PL端实现卷积层、池化层、全连接层的并行加速,PS端实现验证测试流程的控制。两者通过AXI总线连接,实现控制信识别结果的传递
2023-04-11 20:24:40
58.97MB
fpga开发
1
ZYNQ
AX7020 PL读写PS端 DDR 数据 vivado
PL 和 PS 的高效交互是
zynq
7000 soc 开发的重中之重,我们常常需要将 PL 端的大量数 据实时送到 PS 端处理,或者将 PS 端处理结果实时送到 PL 端处理,常规我们会想到使用 DMA 的方式来进行,但是各种协议非常麻烦,灵活性也比较差,本节课程讲解如何直接通过 AXI 总 线来读写 PS 端 ddr 的数据,这里面涉及到 AXI4 协议,vivado 的 FPGA 调试等。
2023-04-07 11:01:57
42.69MB
axi4
zynq
AX7020
PLPS
1
Zynq
-7000开发板规格书(TLZ7xH-EVM )7045 7100 双Cortex-A9+Kintex-7.pdf
TLZ7xH-EVM是一款由创龙基于SOM-TLZ7xH核心板设计的开发板,底板采用沉金无铅工艺的6层板设计,为用户提供了SOM-TLZ7xH核心板的测试平台,用于快速评估核心板的整体性能。 SOM-TLZ7xH引出丰富的资源信号引脚,二次开发极其容易,客户只需要专注上层运用,降低了开发难度和时间成本,让产品快速上市,及时抢占市场先机。 基于创龙提供的丰富Demo程序,用户可同时实现硬件编程和软件编程功能,完美解决SoC一体化开发难题,创龙还将协助客户进行底板设计和软件开发。
2023-04-06 11:14:03
2.86MB
开发板规格书
Zynq-7000
7045
7100
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