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SystemVerilog硬件建模.zip
目前能找到学习SystemVerilog的比较好的电子书.包括中英文版本.与PPT.
2022-08-27 18:05:31
98.09MB
systemverilog
UVM
验证
FPGA
1
sv_sim_template.zip
modelsim +
UVM
验证平台 运行脚本,可以直接使用modelsim 软件打开运行,比较方便的调用
UVM
1.1d库
2022-08-19 11:25:58
6.5MB
UVM
Modelsim
1
lk
uvm
入门实验代码
lk
uvm
入门实验代码
2022-08-17 09:05:47
117KB
uvm
1
基于
UVM
的AHB总线SRAM控制器设计验证平台设计
1、设计基于AHB总线的SRAM读写控制器:根据AHB总线输入hsize与haddr自动选择块与片选,在原有基础上,增加了8位数据与16位数据深度,即当hsize选择8位数据传输时,数据深度为8*8k=2^16,当选择16位时,数据深度为4*8k=2^15,当数据为32位时,深度与原有一样为2*8k=2^14。 2、设计基于
UVM
的验证框架:设计两级sequencer与sequence分别控制读写、设计两个case分别为边写边读与写满读空。
2022-08-11 21:03:36
1.28MB
UVM
数字IC
数字IC验证
1
基于
UVM
的异步fifo验证框架设计
1、设计异步fifo读写控制,包括读空、写满模块设计,设计可变位宽与深度fifo存储单元。 2、基于
UVM
搭建验证平台,分别设计读与写agent,设计多个testcase验证设计功能。
2022-07-22 09:05:56
377KB
数字ic验证
UVM
1
UVM
实战第二章部分源码添加注释
看书《
UVM
实战》第二章后在下载源码中添加部分注释(个人理解,仅供参考)
2022-07-21 21:18:38
17KB
uvm
注释
1
SystemVerilog验证 测试平台编写指南_li.pdf
SystemVerilog验证 测试平台编写指南: 添加目录: 添加目录: 添加目录: 添加目录:
2022-07-21 14:54:57
25.13MB
SystemVerilog
Verilog
验证
UVM
1
camuvc.rar_
UVM
code
matlab驱动uvc摄像头,matlab代码
2022-07-18 14:00:38
946B
uvm_code
uvm
_lab.zip
一个demo,关于
UVM
,完成的design和verification。希望有需要的朋友能看到
2022-07-15 11:37:36
1.42MB
UVM
Systemverilog
verilof
1
利用Systemverilog+
UVM
搭建SOC及ASIC的RTL验证环境.zip
包含system verilog /
uvm
等相关讲义已经资料,适合IC设计,验证人员。
2022-07-13 18:10:00
136.08MB
ASIC
FPGA
systemverilog
uvm
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