1、设计基于AHB总线的SRAM读写控制器：根据AHB总线输入hsize与haddr自动选择块与片选，在原有基础上，增加了8位数据与16位数据深度，即当hsize选择8位数据传输时，数据深度为8*8k=2^16，当选择16位时，数据深度为4*8k=2^15，当数据为32位时，深度与原有一样为2*8k=2^14。
2、设计基于UVM的验证框架：设计两级sequencer与sequence分别控制读写、设计两个case分别为边写边读与写满读空。
2022-08-11 21:03:36
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【IC验证】Windows编译程序 Questasim10.6使用说明书
2022-08-04 18:06:09
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1、设计异步fifo读写控制，包括读空、写满模块设计，设计可变位宽与深度fifo存储单元。
2、基于UVM搭建验证平台，分别设计读与写agent，设计多个testcase验证设计功能。
2022-07-22 09:05:56
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讲了同步异步，时序设计，FPGA内部资源分析，时钟和复位，状态机，数电知识，信号处理知识，PFGA设计优化等等，前面列列举的只是一小部分。
2022-07-13 10:47:15
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DFT的matlab源代码
数字IC笔记整理
数电知识点
数字信号处理
IC知识点
FPGA原理
FPGA开发中，细节的描述总结：
STA静态时序分析
两篇总结的很好的时序约束的文章：
结合上面一文整理的时序约束笔记:
跨时钟域
针对快时钟域到慢时钟域情况：
第三章
这个PPT对跨时钟域几种情况进行了很好的总结：
根据上面PPT总结的文档：
下面两篇专利介绍了深度不是2的幂的FIFO设计：
低功耗
第五章
协议相关
CRC相关
两个在线生成并行CRC
Verilog代码工具：
Glitch
Free时钟切换
验证相关
SystemVerilog相关
SystemVerilog验证--测试平台编写指南：
DFT相关
SOC相关
risc-v介绍博客：
博客对应代码repo:
此repo实现了一个简单的MIPS五级流水CPU：
实现简单MIPS五级流水CPU对应视频：
项目相关
Serdes相关
波形捕获率
插值滤波器
题目
经典题目
笔试题目
代码
参考书目清单
硬件架构的艺术英文原版：
risc-v介绍博客：
博客对应代码repo:
工具篇
2022-07-08 09:25:06
363.19MB
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