- 本资源为武汉大学计算机学院 计算机组成与设计课程实验项目 - 基于riscv流水线CPU设计的Verilog实现 - 主要实现了以下指令集： S1={sb, sh, sw, lb, lh, lw, lbu, lhu} S2={add，sub，xor, or, and, srl, sra, sll} S3={xori, ori, andi, srli, srai, slli} S4={slt, sltu, slti, sltiu} S5={jal, jalr} S6={beq, bne, blt, bge, bltu, bgeu} - 具有冒险检测与冲突解决功能 - 资源中存在Modelsim工程和Vivado工程

XT810 是基于 RISC-V 内核开发的 32 位 MCU。XT810 面向的应用为无刷电机产品，如筋膜枪，高速风机，吸尘器，电动工具，园林工具，水泵等产品。

ridecore（RIsc-v Dynamic Execution CORE,RISC-V动态执行核心）是Verilog HDL编写的的2路超标量乱序执行处理器。ridecore实现RISC-V RV32IM指令集。

RISC处理器优点 芯片面积小 实现精简的指令系统需要的晶体管少，芯片面积自然就小一些，有利于提高功能集成度 开发时间短 开发一个结构简洁的处理器在人力、物力上的投入要更少，整个开发工作的开发时间更易于预测可控制。 性能高 完成同样功能的程序时，RISC处理器需要更多的指令，但RISC单个指令执行效率高，而且RISC处理器容易实现更高的工作频率，从来使整体性能得到提高

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rCore教程书v3 rCore-Tutorial版本3的中文文档。 可以在找到已部署的版本。 如果由于网络问题无法正常访问github.io ，请访问gitee上托管的。 待办事项清单 简介中的代码树 第1章中的防锈模块系统 使用qemu补丁将rustsbi更新到0.1.1