内容：二阶数字锁相环的FPGA实现工程文件
仿真平台：Vivado 2018.3
各模块：数字鉴相器（乘法器+低通滤波器），环路滤波器，压控振荡器
主要使用IP核：Multiplier，FIR Compiler，dds_compiler
注：仿真时，testbench文件中，输入数据文件目录：$readmemb("D:/FPGA_Project/04_FSK_System/PllTwoOrder/din.txt", memory);
改成自己电脑对应文本文件的目录
2023-12-13 21:25:59
23.24MB
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基于Vivado2018的16QAM调制完整工程文件，采用全verilog语言，可直接testbench仿真
2023-01-01 15:09:22
58.1MB
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基于Vivado2018的数字基带信号HDB3编译码完整工程文件，带RAM IP核模拟信道，FIR核脉冲成型，可直接testbench仿真
2022-11-24 22:40:12
29.08MB
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复数乘法器 ip核 练习工程 vivado2018.3/modelsim se10.7 行为仿真
2022-04-07 14:06:31
16.09MB
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fft ip核 练习工程 vivado2018.3/modelsim se10.7
2022-04-06 02:26:15
514.47MB
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下载资源后，请严格按照文档https://www.bilibili.com/read/cv4764474所述进行工程的搭建。
2021-10-26 21:49:53
49.79MB
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Win10虚拟机系统，安装Vivado 2018.2,加载JESD204B，USB2.0，AXI CAN License。
2021-10-11 16:00:57
209B
xilinx fpga开发工具 vivado 2018.3 lic 包含jesd204b。亲测有效。好东西大家一起分享
2021-09-05 16:42:23
1KB
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