通过EDA实现计时，通过VHDL语言编程，生成模块，加入输入输出，已达到计时的效果。

运算器的VHDL实现（含仿真波形），可解压后直接在PROJECT里打开，仿真。

MIT的经典教材，想学VHDL的可以下下来看看，300多页，即使你没有基础，也可以顺利入门，直至成为一名高手！老外的教材就是写得好，由浅入深，不像国内的，抄来抄去。

功能描述： 1、基本时、分、秒的显示（24时制） 2、支持年、月、日显示（闰年判断） 3、支持秒表功能，可计时、可暂停 4、能够实现闹钟的功能（音乐播放） 5、能够对以上各参数进行手动设置 6、支持LCD显示 附实验报告、使用说明和VHDL源码， 功能全面，可下载到DE2板上运行

非二进制编码的乘法器VHDL实现，csd编码，booth编码！程序长度适中，很有技巧，对乘法器的深入理解并编程

本设计采用重定时以及折叠的方法，将原本使用24个乘法器的线性相位48阶fir设计成为只需要使用3个乘法器的fir，减少了硬件电路的开销。使用vhdl语言编写程序。

本文介绍应用美国ALTERA公司的MAX+Plus II平台，使用VHDL硬件描述语言实现的多路彩灯控制器。

CORDIC算法用于三角函数的各种运算，本代码实现了VHDL语言环境下旋转的的CORDIC实现。

大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。

本书是关于微处理器的数字逻辑设计。 它旨在提供对数字逻辑设计基本原理的理解，以及如何将这些基本原理应用于使用当前技术构建复杂微处理器电路。 虽然数字逻辑设计的基本原理没有改变，但设计过程和电路的实现都发生了变化。 随着用于逻辑综合，仿真的完全集成的现代计算机辅助设计（CAD）工具的进步，以及诸如现场可编程门阵列（FPGA）的可编程逻辑器件（PLD）中的电路的实现，现在可以非常容易和快速地设计和实现复杂的数字电路。