七段码显示汇编语言程序设计 微机原理接口技术 七段数码管 汇编程序设计
2023-03-28 13:29:28 264KB 微机原理接口技术 七段数码管
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单片机八段数码管显示实验原理及分析报告
2022-12-25 13:38:05 1.89MB 文档资料
七段数码管时钟显示,开发平台我NIOSII8.0,而且是生成的源文件,方便。
2022-11-29 18:02:31 8.68MB Nios II
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proteus+keil,keil代码工程文件加上proteus仿真文件 本人博客有配套博文教程,欢迎各位学者前来学习和指教 想要入门51单片机的学者可以点击头像查看博文教程
2022-11-08 21:42:34 44KB 51单片机 数码管
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4选1多路选择器控制8位七段数码管的设计,实现 将 3位的 4选 1多路选择器的 3位输 出接到 八进制数显示模块上,最终实现上,最终实现 利用拨码开关控制选以八进制数 显示在 1个七段数码管上。
2022-11-01 22:05:54 115KB Verilog
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使用七段数码管绘制日期,使用Python语言。代码简单易懂,适合小白,对于数码管的构造内含两种方法。文件为【.py】格式。
2022-06-25 14:08:01 10KB Python 七段数码管
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一.实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二.实验内容 设计一个7段数码管译码器,带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入,SW3为高位,SW0为低位。 将输出的结果在HEX1,HEX0显示。当输入为‘0000’~‘1111’显示为00~15, 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验,将4位可逆计数器,数码管显示,分别作为两个子模块,实现在数码管上显示的4位可逆计数器。
2022-06-23 22:36:47 1KB 段数码管译码器设计与实现
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基于PLC的八段数码管数字时钟设计.doc
2022-06-20 13:00:47 588KB 互联网
FPGA流水灯及led8段数码管
2022-06-17 09:09:14 21KB 代码
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七段数码管显示控制程序设计.doc
2022-05-31 17:05:01 1.84MB 文档资料