FPGA/Verilog四人抢答器

上传者: 29760857 | 上传时间: 2019-12-21 20:38:42 | 文件大小: 23.92MB | 文件类型: rar
1.设计用于竞赛抢答的四人抢答器。 (1)有多路抢答,抢答台数为4; (2)抢答开始后20秒倒计时,20秒倒计时后无人抢答显示超时,发出报警信号; (3)能显示超前抢答台号并显示犯规警报。 2.系统复位后进入抢答状态,当有一路抢答按键按下,该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松开,显示该路抢答台号。 3.用Verilog HDL语言设计符合上述功能要求的四人抢答器,并用层次化设计方法设计该电路。

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评论信息

  • weixin_42186633 :
    还可以就是没有具体的说明
    2019-04-10
  • 大熊猫爱吃西瓜籽 :
    还可以就是没有具体的说明
    2019-04-10

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