用7段共阳数码管做的时钟 verilog程序

上传者: ab120053622 | 上传时间: 2019-12-21 19:22:29 | 文件大小: 3KB | 文件类型: txt
用7段共阳数码管做的时钟 verilog程序 // 时钟用4个数码管显示,显示秒和分,修改一下可以加上时或跑秒 // sys_clk为系统时钟:50MHz // seg_dat为输出给数码管的8个1bit信号 // seg_sl 为数码管位选通

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