主电路、控制电路Matlab仿真完整模型,以及闭环后的校正过程的计算,还附有simulink的仿真。 注意:需MATLABR2018b及以上版本才能运行仿真!。参数需要自己调试
2021-12-02 15:15:38 35KB 无桥 sepic
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这个是关于STM32F103R6的使用,基于ILI9341的黑白棋小游戏,资源中提供了我制作的一个下棋的视频,还有源码以及电路图部分,使用的平台是proteus,keil,stm32cube
2021-12-02 15:08:34 28.87MB stm32 嵌入式
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51单片机代码,还有4路红外循迹模块使用讲解,可根据代码改成Verilog代码或者32单片机代码。不懂得可留言询问
2021-12-02 15:02:49 335KB 程序代码
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alitum jst 3d封装,包含立式和卧式,2pin到15pin齐全
2021-12-02 14:34:10 13.08MB alitum jst pcblib
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CORELOGIC的CLM7700数据手册
2021-12-02 14:01:49 5.68MB ARM1176 SOC CLM7700 DATASHEET
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SDRAM硬件控制FPGA读写verilog设计实验Quartus9.1工程源码,可以做为你的学习设计基参考。 module SDRAM_HR_HW ( input CLOCK_50, input [3:0] KEY, input [17:0] SW, output [17:0] LEDR, output [6:0] HEX0, HEX1, //SDRAM side output [11:0] DRAM_ADDR, inout [15:0] DRAM_DQ, output DRAM_BA_0, DRAM_BA_1, DRAM_RAS_N, DRAM_CAS_N, DRAM_CKE, DRAM_CLK, DRAM_WE_N, DRAM_CS_N, DRAM_LDQM, DRAM_UDQM ); reg read; // read enable register reg write; // write enable register reg [1:0] state; // FSM state register reg [15:0] data_in; // data input register wire [15:0] DATA_OUT; // data output reg [15:0] data_out; // data output register wire DELAY_RESET; // delay for SDRAM controller load wire RESET_n = KEY[0]; // reset from KEY[0] assign LEDR = SW; Sdram_Control_4Port u0 ( // HOST Side .REF_CLK(CLOCK_50), .RESET_N(1'b1), // FIFO Write Side 1 .WR1_DATA(data_in), .WR1(write), .WR1_ADDR(0), .WR1_MAX_ADDR(640*512*2), .WR1_LENGTH(9'h100), .WR1_LOAD(!DELAY_RESET), .WR1_CLK(CLOCK_50), // FIFO Read Side 1 .RD1_DATA(DATA_OUT), .RD1(read), .RD1_ADDR(640*16), .RD1_MAX_ADDR(640*496), .RD1_LENGTH(9'h100), .RD1_LOAD(!DELAY_RESET), .RD1_CLK(CLOCK_50), // SDRAM Side .SA(DRAM_ADDR), .BA({DRAM_BA_1,DRAM_BA_0}), .CS_N(DRAM_CS_N), .CKE(DRAM_CKE), .RAS_N(DRAM_RAS_N), .CAS_N(DRAM_CAS_N), .WE_N(DRAM_WE_N), .DQ(DRAM_DQ), .DQM({DRAM_UDQM,DRAM_LDQM}), .SDR_CLK(DRAM_CLK) ); wire HEX3,HEX4,HEX5,HEX6,HEX7; SEG7_LUT_8 u1 ( .oSEG0(HEX0), // output SEG0 .oSEG1(HEX1), // output SEG1 .oSEG2(HEX2), // output SEG2 .oSEG3(HEX3), // output SEG3 .oSEG4(HEX4), // output SEG4 .oSEG5(HEX5), // output SEG5 .oSEG6(HEX6), // output SEG6 .oSEG7(HEX7), // outp
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FPGA设计跑马灯verilog设计实验Quartus9.1工程源码 /*跑马灯实验:利用计数器轮流点亮LED灯,实现各种动态效果。 */ module ledwater(clk,rst,dataout); input clk,rst; output[7:0] dataout; reg[7:0] dataout; reg[22:0] cnt; always@(posedge clk or negedge rst) begin if(!rst) begin cnt<=0; dataout<=12'b111110_011111;//为0的bit位代表要点亮的LED的位置 end else begin cnt<=cnt+1; if(cnt==23'h7fffff) begin dataout[2:0]<=dataout[3:1]; dataout[5]<=dataout[0]; dataout[7:5]<=dataout[6:4]; dataout[5]<=dataout[7]; end end end endmodule
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基于FIFO的串口发送器+串口自收发通信verilog设计实验Quartus9.1工程源码+设计说明文件,可以做为你的学习设计实验参考。 module uartfifo( clk,rst_n, rs232_tx ); input clk; // 25MHz主时钟 input rst_n; //低电平复位信号 output rs232_tx; //RS232发送数据信号 wire[7:0] wrf_din; //数据写入缓存FIFO输入数据总线 wire wrf_wrreq; //数据写入缓存FIFO数据输入请求,高有效 wire[7:0] tx_data; //串口待发送数据 wire tx_start; //串口发送数据启动标志位,高有效 wire fifo232_rdreq; //FIFO读请求信号,高有效 wire fifo_empty; //FIFO空标志位,高有效 assign tx_start = ~fifo_empty; //fifo有数据即启动串口模块发送数据 //例化232发送数据产生模块 datagene uut_datagene( .clk(clk), .rst_n(rst_n), .wrf_din(wrf_din), .wrf_wrreq(wrf_wrreq) ); //例化FIFO fifo232 fifo232_inst ( .clock(clk), .data(wrf_din), .rdreq(fifo232_rdreq), .wrreq(wrf_wrreq), .empty(fifo_empty), .q(tx_data) ); //例化串口发送模块 uart_ctrl uut_uartfifo( .clk(clk), .rst_n(rst_n), .tx_data(tx_data), .tx_start(tx_start), .fifo232_rdreq(fifo232_rdreq), .rs232_tx(rs232_tx) ); endmodule
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LED驱动控制,包含了芯片文档资料、源代码、设计方案、及对LED控制测试案例
2021-12-02 13:02:53 834KB TM1639 文档资料 源代码 设计电路
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bluetooth
2021-12-02 13:02:53 6.97MB bluetooth
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AT32F403A_407_periph_lib_V2.0.2.chm
2021-12-02 13:02:52 20.76MB AT32
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FPGA驱动RGB接口液晶屏,Altera
2021-12-02 13:02:52 3.43MB fpga
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GY9250 MPU9250九轴9轴姿态 加速度 陀螺仪 指南针 磁场传感器软硬件资料
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成都理工大学现代微机原理与接口期末模拟试题 .doc
2021-12-02 13:02:51 690KB
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国民技术MCU_N32G455系列用户手册V1.1.2.pdf
2021-12-02 10:22:18 35.48MB MCU
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